基于CMOS工艺的芯片ESD设计

黄璇

深圳市紫光同创电子有限公司，广东 深圳 518057

静电放电会给元器件造成毁灭性后果，也是导致电子系统损坏的主要因素之一。由于嵌入式集成电路工艺日益进展，CMOS集成化工作电路的特征尺寸也日益缩小，管子栅氧保护层厚度也愈来愈薄，随着晶片有效体积规模愈来愈大，MOS管可接受的电流和压力也愈来愈小，但外界应用环境条件却并未发生变化，所以要逐步优化整合工作集成电路的抗ESD特性，以及怎样让整个晶片有效体积尽量小、ESD性能可靠性满足设计要求，而不需附加额外工艺技术步骤就成了IC设计师们重点思考的问题。

静电损伤对导体器件有直接或间接损害。它是一个极大能量（电流I＞1A）、短持续时间的事件，平均时间为15ns，下降时间为150ns。

在最典型工作条件下，150pF的人体电容中，能积聚nC的电荷，从而形成大于4kV的静电势[1]。人体、测量装置及集成电路本身均可以形成大量静电荷的积聚，当蓄积的静电荷在集成电路内部进行搬运、测量、安装时，或在集成电路内找到正对地的放电通道时，释放电流达到了1～10A。这样，大电流流经的p2n结、介质层就会形成各种程度的破坏，最后造成元件损坏。

IC卡是因为封装方式和应用条件上的特殊性，芯片操作环境比较恶劣，很易于引起ESD的损坏。同时，由于IC卡片的E2PROM通常保存着大量关键信息，如果损坏会产生很大风险。所以，IC卡芯片中对ESD有很大需求，通常超过了4kV。

本文中给出了一个安全保护集成电路结构。该结构包含了两个主要组成部分：主防护集成电路和箝位集成电路。当ESD接触时，箝位集成电路首先导通，将进入端栅上的电流箝位到低于栅击穿的电流。其中的串联电阻可以起限流功能。更关键的是，PAD上的电流还能引起主保护电路的启动，使ESD电能经过主保护电路而放出。所以，对这两个部分电路都有各种各样的需要：①由于箝位输出的启动速率较高，因此保护电流也较小（低于栅击穿电压）；
②主保护工作集成电路要能承受较大电压，且接触和保护工作的电压都较低。

由于CMOS集成电路产品的高速发展，更多的CMOS晶片使用于各类电子设备中，而在电子系统设计流程中，由于CMOS工艺尺寸越求越小，在单位体积上集成的晶体管也越多，从而减少了晶片生产成本，也增加了晶片运算速率。不过，由于工艺提高以及尺寸缩小，静电释放的问题也变得越来越严重。据统计，在集成电路设计中约40%的故障电路都是由ESD问题所引起的。由于MOS晶体管集电极为高绝缘栅元件，栅极透过薄的氧化物层与其他阴极间绝缘。如果栅氧化层有很大电流，会导致氧化层断裂，使元件永久性损坏。由于器件厚度逐渐减小，栅氧化层也越来越减薄，氧化层内可受到的电流也将不断减少，从而导致氧化层本征击穿的电场强度大约为1107V/cm。而如果将栅氧化层厚度为50nm左右，则可以接受的最高电流大约50V，而如果将栅氧化层的厚度减小至5nm，则可以接受的最高电流大约为5V。因为外界的噪声电压容易造成光栅击穿。尤其是外界的各种杂散电荷会在栅极上积聚，因为MOS晶体管集电极的栅电容极小，所以只要少许电荷就可以产生较大的等效栅压，从而导致元件和集成电路损坏，这便是ESD问题。也因此，人所携带的静电荷就可以形成高达几千伏的电流，在约80%的潮湿状况下，人穿过化学纤维织毯就可以形成约1.5kV静电流。ESD对CMOS整合回路的破坏最大，不但会导致MOS器件栅击穿，还可以导致整合回路内部结构产生闩锁效应。此外，由于静电驱动释放所产生的瞬时极大电流可以导致芯片局部过热，损坏元件和集成电路。在通常的条件下，虽然ESD不能导致元件即时损坏，但通常潜伏于集成的电路元件中，因此这些存在有潜在问题的元件在实际应用时也极易损坏。特别是在深亚微米CMOS工艺中，由于溥栅氧化层的击穿电压较低，必须加入有效的在片ESD保护电路以箝位加到内部电路栅氧化层上的过充电压。

ESD保护线路设置目的是为防止工作线路在进入ESD的低放电通道后受到破坏，并确保对在任何二个芯片引脚结构间出现的ESD，均有合适的低阻旁路将ESD输出导入电源线。这种低阻的电压不仅要能接受ESD的压力，而且还能箝位工作线路的压力，以避免工作线路因为压力过载而损坏。当工作线路正常运行后，抗静电系统仍然是不能运作的，这要求了ESD的工作回路还必须具有较高的运行可靠性，并在ESD出现后迅速反应过来，在保护线路的同时，抗静电机构自身也不会遭到破坏，同时抗静电系统的负效应（例如输入延迟）也应该在系统能够承受的范围内，并避免了抗静电系统出现闩锁。

对于深亚微米CMOS综合检测电路来说，栅氧化物层的穿透电流极小，而常规二极管的穿透电流则很大，因此无法发挥良好的防护效果。因此可增加正离子注入提高二极管的衬底含量，从而实现p+n+和n+p+结构，来减小二极管的击穿电流。

充分考虑到准备流片的多功能数字集成电路芯片设计要使用CSMC2P2M0.6μM规范的COMS技术制造工艺，在产品设计中就选择了ESD防护集成电路，用一条栅连接的NMOS管，与一条栅接VDD的PMOS管一起组成输入ESD防护集成电路。此外，因为ESD防护集成电路的MOS管尺度较大，所以可以在地理版图上画成许多插指，并且由于防护集成电路的MOS管长度也较大，能够发挥二极体防护功能。

在集成化电路工作中与外部连接的入口、出口端子较内部器件更易于引起ESD损坏。在通常集成化电路工作的入口或出口端子，与进口供电和地间的ESD应力主要有以下四种模型。①哪一个入口（或出口）端对地的正脉冲电压（PS模式）：VSS接电，ESD正电流加到该入口输出端，对VSS释放，VDD与其他管脚悬空。②哪一个入口（或出口）端对地的负脉冲电压（NS模型）：VSS接电，ESD负电流加在该入口输出端，对VSS释放，VDD与其他管脚悬空。③某一种入口或产出端相比VDD端的正脉冲电压（PD模型）：VDD连接，ESD正电流加到该输入输出端，对VDD释放，VSS与其他管脚悬空。④某一种入口或产出端相比VDD端的负脉冲电压（ND模型）：VDD连接，将ESD的负电流附着到该入口或产出端上，对VDD释放，VSS与其他管脚悬空。

在箝位集成电路中所使用的元件，一般为栅连接的薄栅NMOS。在ESD产生流程中，NMOS寄生的横向二极管将产生回扫击穿电流（Snap back break dow n)，而pad端电流也将被箝位到寄生二极管上的回扫电流，并由此产生了对输入端pad的防护。所以，在这样的整体防护架构中，nmos寄生的n+2p 2n+管的回扫特性，对整体防护架构起到了十分关键的作用[2]。

在ESD发生时，由于NMOS的VDS增加，漏二层衬底耗尽区将出现雪崩式击穿，从而形成大量的电子空穴对。生成的空穴中部分被NMOS的“源”所收集，而剩下的则进入了衬底。而因为气体电流Rb的存在，进入衬底的空穴中电压将使衬底电位增加，

当衬底与源形成的寄生n+2p 2n+管的发射结正偏时，NMOS源区的电子设备将加入衬底中，在漏二源间电场技术的影响下，新加入的电子设备将向漏极运动，并进一步增加。电子设备在此过程中将继续进行冲击电离，并生成新的空穴二电子对，生成反馈式。使通过NMOS衬底的输入电压进一步增加，最后生成回扫击穿。此时，NMOS的外漏就变成了侧向npn管的集电极，源就变成了侧向npn管的发送端，而衬底也只是基区。寄生双极型管的开启时定义为基区，传输时σB。实验时，NMOS的栅、源、衬底均接地后，漏加了扫描电流。其中的Vt1为回扫触发电流。通过分析试验结果与防护原理的结果表明，ESD通过电流和这个系统回扫电流呈递减的关系，即保护的寄生二极体的回扫电流越低，ESD的功能就越高，所防护的系统抗静电功能就越强[3]。WL=203NMOS的回扫特征曲线，经过上述对回扫击穿的物理流程的解析后，可以看出，碰撞电离在回扫击穿的过程中起着关键性的作用。基于器件物理知识，回扫电流大小与源、漏2衬底pn结的形状、通道长短和栅间的偏电流等器件参数密切相关。在技术创新确定时，通道长短和栅偏置电流大小将是ESD体系架构设计时全面考察的关键参数。因为，较短的通道长短会使得在ESD体系出现时，由于源漏间（寄生二极管的基区）的电荷较大，从而便于碰撞离子化的电流产生，这样更便于NM OS体系对ESD的维护。另外，由于较小的通道长短使寄生于二极体上的电流密度增益较大，从而通过寄生的二极体放出ESD电流的速率也较高[4]。不过，沟道长度也不可太短，因为在碰撞电离产生时，源漏间就已产生电流穿通，而在ESD电压的影响下，硅上出现了共熔现象，使元件在较小电流下很快就损坏。因此，在2nm的工艺中，保护单元NMOS的沟道宽度最宜为1～3nm左右。至于在NMOS栅上的偏置电压，因为碰撞电离产生大多是由侧向电荷形成的电流加速，所以，必须在工艺中先使NMOS栅上接地，使由栅电压所形成的纵向电荷电流对碰撞离子不产生干扰。

保护电路中的电阻也是一个限流器件。同时，也因为这个电阻的存在，由薄栅NMOS场回扫击穿所形成的输出电压，在此电阻上形成的电压下降使主保护电路中厚栅的NMOS场管触发。在一般的工作条件下，N阱电阻将工作于欧姆特性区内；
当ESD产生时，N阱电阻将进入饱和作用特性区内，从而产生动态高阻[5]，并对ESD通道产生有效的限流影响，以保证薄栅NMOS，并最终保证内部电路。

用作主防护电路的厚栅场管，其基本防护机理和栅接地的薄栅NMOS在ESD情形下的基本工作机理相同。但二者的根本差异就是它们触发电流大小不同。此外，由于场管一旦发生回扫击穿后，电流密度均匀分布于距硅晶圆表面较远的区域。所以在特征尺寸＞1nm，而无LDD的工艺创新中，通常使用场管作为主要防护电路。但由于工艺创新的日益进展、特征尺寸的日益缩小以及LDD工艺的广泛应用，场管的主要防护特性逐渐受到了限制，在这种情形下，最近的研制工作用了LVTSCR作为厚栅场管作为主要防护电路，以便于更高效地产生ESD的能力。而使用LVTSCR的保护结构则相对复杂化。

针对大输出端结构，因为它自身就具有较大输出电流承载能力，导致输入输出端ESD的泄放线路往往直接地经由输入输出级的大规格输入输出管，用作安全保护电路。同时，输出结构的布置也有相似于进口构造的影响。

除去了上述这些设计上的因素之外，由于ESD热能的产生还会在局部零点五导体收音机材质上形成密度系数很大的热能，所以，保护构件的布置也应当充分考虑到这一点儿，以使由ESD所形成的热力最大化地均衡产生。

NMOS漏孔边界到栅边界的大小D与ESD地，ESD出现后，由于ESD系统能量是直接施加在漏结上的，以漏二衬底的P2N结是能量最高且集中的区域。若能量足够使漏孔的Al2Si形成共熔，则使P2N结果变差。所以，漏孔离这个区域的距离长度直接关系元件的ESD系统功能。所以，DS越大就好。但如果过大，则一方面使保护单元的体积增加，串联阻力也增加；
另外，如果DS过大，在ESD系统出现时，漏结可能先在垂直方向击穿，使箝位电路上的寄生Npn无法触发。因此，在技术上应考虑在孔内加一个n阱，以使垂直方向的击穿电流增大，从而防止雪崩现象在结的周边形成。一般在亚微米工艺上，DS取5～6nm。关于SS，如果衬底接地，则无须选择；
如果衬底悬空，则ESD能力就会透过在源二衬底的P2N结来放出。所以，在此时针对扩频进行了和DS相同的思考。

对于ESD保护电路的版图，有一些问题需要关注：①要使热量分配均衡，接触阻力最小，孔的间距也要尽量小；
②为了要使电场不在走线转角处过于集中，在走线拐角处要用上四十五度角；
③应使走线尽量宽，以使单位体积的热量尽可能地少。

前文所述保护结构已用在基于2PROM工艺的IC卡的制造中。保护结构中，NMOS的布置构造从漏孔到栅边的总长度DS=6nm，NMOS的通道总长度L=2nm，场管的通道总长度L=3.2nm，为避免漏结管垂直于方向的击穿铁和铝的尖钉，在漏孔内加了个n阱。用ESD设计的工业标准人体模型（HBM），可以通过KeyTekZap来检验保护系统的防护水平。

由于CMOS集成电路集成量的日益增加，对ESD的防护也有了越来越多的要求。对ESD防护电路的选择也已成为集成电路设计中至关重要的内容。建设一种更高效的保护电路，是一个很有挑战性的任务。它整合了器件物理、IC工程、布局布线、检测等各领域的专业知识。而上面介绍的ESD防护单元也将被纳入到该公司的112nm的单元数据库中，为不同的客户提供更有效的ESD防护。