多通道振动传感器高精度同步采集方法
来源：优秀文章 发布时间：2022-11-15 点击：
刘 鹏，王 茜，王西泉，李鹏勃
(中国兵器工业试验测试研究院，陕西 华阴 714200)
结构体运行过程中结构体的力学数据对结构体的结构设计仿真优化至关重要。在仿真分析中,同一类型的传感器数据要做到同步采集，才能准确地反映结构体在同一时刻整体的受力情况，分析结构体各部件之间的受力关系，为结构体结构的设计仿真提供更好的数据支撑。当前数据采集系统采用多种控制器方案，例如嵌入式微控制器、嵌入式微处理器、虚拟化仪表等，不同的处理器有不同的优点，都可以实现不同功能的数据采集系统，但是对于一般的单核处理器来讲，处理器只能同时处理一个任务，其处理速度受限于主频，并且无法实现多通道信号高精度的同步采集。FPGA的一个明显优势是时序控制简单，可以对多任务进行并行处理，有丰富的外部引脚资源，并且有大量的内部IP核资源，有强大的可扩展性，在多通道高精度同步采集的实现上有着先天的优势。因此，该文提出了一种基于FPGA的多传感器数据高精度同步采集方法，通过一组控制信号同时控制8片AD7656的方式，可以完成48路的传感器同步采集，满足结构体高速运动多路传感器数据的同步采集要求。
该文设计的同步数据采集系统采用遥测的方式，将结构体振动数据无线发送至遥测地面站，可分为采集编码模块、发射机模块、电源模块等，其中发射机模块和电源模块作为通用技术，这里不做详细介绍，对采集编码模块的同步采集方法进行详细介绍。系统实现原理框图如图1所示，采集编码模块主要完成传感器信号调理、模数转换、数据组帧、数据编码等功能。
图1 同步采集系统原理框图
2.1 信号调理电路设计
信号调理电路是将来自各传感器的信号进行放大、滤波，将信号幅度、频率调整到AD转换芯片要求的范围内。该文主要选取ICP型三轴振动传感器，其型号为J10519，对其输出信号进行调理电路设计。
传感器指标如下：
加速度范围：±5 000 g；
直流供电：18～30 V；
恒流电流：2～20 mA；
灵敏度：1.02 mV/g；
频率范围(10%)：5 Hz～10 kHz。
根据传感器指标，需给传感器提供24 V电压、4 mA恒流电流的恒流源电路，采用三端可调式电源芯片LM314，设计高精度的恒流源，通过调节高精度电阻R1和R2使恒流源输出为4 mA，其电路设计如图2所示。
图2 恒流源电路设计
由于振动传感器具有较高的频率响应(5 Hz～10 kHz)，而橇体设计仿真需要3 kHz以下的低频振动数据，因此采用LTC1569型通用滤波器对传感器输出信号进行3 kHz低通滤波，滤波电路设计原理如图3所示。LTC1569的时钟工作方式为外部时钟，其截至频率f
由外部输入时钟f
和内部分频设置决定，其关系式为:f
=f
/64，传感器的频响范围为0～3 kHz，经过计算f
=192 kHz，f
由FPGA产生。
图3 滤波电路
2.2 AD转换电路设计
针对多传感器信号同步采集的要求，采用AD7656进行实现。AD7656是基于iCMOS工艺的一款多通道高分辨率模数转换芯片。内置六个16位、快速、低功耗逐次逼近型ADC，并行吞吐速率最高可达250 kSPS，有6个独立的通道，每个通道由1个16位SAR模数转换器和1个采样保持电路组成。由逻辑控制电路按照对分原理完成转换中的逐次逼近。图4为AD7656原理图，其部分引脚的功能描述如下：
VSS、VDD、AVcc、AGND：模拟电源和地，AVcc只对AD7656内核供电；
μ
F和1个1μ
F的电容将其接到相应的地，用于去耦；V1～V6：输入信号管脚，其输入范围由RANGE决定；
REFIN/REFOUT：参考电压电平的输入/输出管脚；
μ
F、1个10μ
F的去耦电容；CONVST A/B/C：启动转换信号的输入管脚,每个引脚连接其对应的CONVST信号，当CONVST从低电平变为高电平时，对应的一组采样保持器从跟踪模式变为保持模式，同时启动转换，由于三个控制启动信号CONVST A/B/C分别控制3对通道采样和转换，因此将3个CONVST管脚并联，可实现6路输入模拟信号并行采样转换，与此同时，使用CONVST信号可将ADC同时转入低功耗状态；
STBY：待机模式控制输入管脚,当端口变为低电平时,6路ADC转换通道同时变为待机模式；
BUSY：忙信号输出管脚。输出为高电平时表示转换正在进行；
RESET：复位信号输入管脚。在上电时,需要1个大于100 ns的方波信号用于芯片复位；
CS,RD：片选信号管脚和读使能信号管脚,有效电平为低电平；
DOUT A/B/C：串行输出接口。可通过单、双或三DOUT线路从各器件回读数据。
图4 AD7656原理图
通过配置管脚可使AD7656的工作模式设置为并行模式和串行模式，由管脚SER/PAR、DB0/SELA、DB1/SELB、DB2/SELC共同配置其工作模式，如表1所示。
表1 AD7656配置方式
设置AD7656工作在3路串行输出模式，对管脚SER/PAR、DB0/SELA、DB1/SELB、DB2/SELC直接以—+5 V进行拉高。系统设计48路信号输入，须至少8片AD7656。AD7656的数据输出采用串行接口，其具有三个DOUT引脚：DOUT A、B、C，可通过单双或三DOUT线路从期间回读数据，可大大降低FPGA的资源需求和布线难度。本系统为了提高回读速度，采用三DOUT输出模式。图5为六个同步转换以及采用三DOUT线路的读时序，通过脉冲发出3个全部CONVST x信号，AD7656就可利用其片上调整振荡器，在CONVST x上升沿后，BUSY信号变为高电平，表明已开始转换，完成转换后(3μ
s后)，BUSY信号恢复低电平，此时输出寄存器载入新转换结果，并可从AD7656读取数据，通过32个SCLK时钟获取AD7656的数据，其中DOUT A逐位输出V1、V2的数据，DOUT B逐位输出V3、V4的数据，DOUT C逐位输出V5、V6的数据，高位在前低位在后。
图5 采用三路DOUT线的串行读取时序
8片AD7656的控制共用一套控制信号，采用同样的配置，其同步转换由一个CONVST信号控制，一次保证所有通道可同时采集。其中，将24个CONVSTx信号短接使用一个CONVST转换信号，并且8片AD7656也共用RESET复位信号、/CS片选、BUSY忙信号，一起接入主控芯片FPGA中，时序信号由FPGA提供，根据配置需要将其他模式配置管脚接入相对应的电平。
在AD7656的输入端口前，需要对输入信号进行低通滤波和电平调整。需要根据有用信号的频率范围进行滤波器设计，该文的滤波电路采用有源运放设计，根据系统采样要求，设计截至频率为10 kHz，图6为滤波电路，由f
=1/RC
计算截至频率。
图6 有源滤波电路
根据输入模拟信号的电压范围和AD7656输入端口的输入电平范围确定输入模拟信号的放大倍数，在信号输入端口须考虑去除噪声，同时要防止引入其他噪声。可采用以下措施：所有电子元器件保证良好接地，对电路板进行覆铜铺地；
同类型的各路输入输出通道保持设计上的一致，确保隔离和避免相互干扰；
将各个电源的管脚要滤波和去耦。
在设计PCB电路板时，需将AD8656的数字部分和模拟部分布局分开，并将两个部分分别放置于电路板的特定区域，就可以很容易将地层分开，便于使用。使用0 Ω电阻或磁珠在电路板的合适位置将数字地和模拟地单点连接。电路板布线时为防止信号和噪声混在一起，不能在器件的正下方布设数据线。为减少电源线的脉冲干扰，布线时应尽量加粗。为减小感抗，去耦电容与器件尽量靠近，连线尽可能短。
FPGA软件设计主要分成AD采样、数据组帧、PCM编码3个模块。
3.1 AD采样模块
μs
的转换时间后，FPGA可读取到BUSY的管脚为低电平，此时AD芯片已完成一次模数转换。可由FPGA控制写入控制时序信号，获取转换后数据，通过FPGA的IO口将/CS变为低电平，转换后2个通道的32 bit数据在采样时钟SCLK的上升沿依次读出，32个SCLK时钟后，FPGA将/CS变为高电平，结束读数据过程。经过采样结束后的平稳时间段后，FPGA控制CONVST从高电平变为低电平，并保持低电平，一次模数转换和数据读取结束，之后FPGA产生上升沿重新控制CONVST，新的模数转换开始。其中，可独立控制AD7656的3个CONVST管脚，也可以同时控制，2路16 bit数据由32个SCLK时钟信号读取，对应规定的模拟信号的两路转换结果，将读取的数据可缓存至FPGA内部FIFO，便于后续处理。根据时序图，利用Verilog语言设计8片AD7656的同步采样设计，8片AD7656的24个CONVST信号全部连在一起，可对48路模拟信号进行同步采样。根据时序要求，FPGA产生上升沿控制CONVST管脚启动AD7656开始转换。FPGA控制CONVST管脚从低电平变为高电平后，AD7656的采样保持器变为保持状态，模数转换开始。CONVST管脚变为高电平后，BUSY管脚为高电平输出，指示芯片为模数转换状态。由FPGA提供AD7656的转换时钟，转换时间为3μ
s。一次模数转换结束后BUSY管脚变为高电平输出，采样保持器在BUSY管脚的下降沿返回跟踪模式，通过DOUT A/B/串行接口将转换后的数据从AD7656的寄存器读出。3.2 数据组帧模块
数据组帧模块将48路数据按照遥测数据帧格式进行打包，要求同一包数据中的各路数据的采集时刻是一致的。各路信号的采样顺序决定了帧结构，而本设计帧结构编写的关键是保证所有通道模拟信号的均匀采样。在设计帧结构的时候，不但要使各个通道的信号满足各自的采样率，还要使总的数据量尽可能减少，以降低采集数据的冗余度。本设计中每个通道的采样率均为10 kHz，在帧结构开始位置添加EB90作为帧开始标志，以及帧计数标志，数据采集精度为16 bit。由此设计的帧结构如表2所示，帧长度为100 Byte，在10 kHz的数据采样速率下，传输码速率为8 Mbps。
表2 帧结构设计
利用FPGA上的片上资源生成1个双口RAM存储器，存储器位宽为8 bit，深度100，将AD采样模块的各个通道数据流按照顺序依次写入双口RAM中。
3.3 PCM编码模块
PCM编码模块主要完成遥测数据PCM编码。如图7所示，PCM编码模块根据中心控制电路设定的码率、码型等信息，从双口RAM中按照地址顺序按位读取数据进行PCM编码、码型变换、极性变换等处理，输出PCM信号到发射机模块。
图7 PCM编码原理图
48路信号同步采集的关键在于8片AD7656之间的同步采集，影响8片AD7656之间同步采集的因素主要是其8片AD芯片的时钟信号是否同步，因此验证的关键是测试其8路SCLK时钟信号的同步性。
4.1 验证方案
同步采集验证方案如图8所示，验证系统所用设备及其功能如下：
(1)信号发生器：产生上升沿或下降沿触发信号；
t
=3 μs后，片选信号/CS使能，AD7656寄存器中的数据就可以在SCLK时钟的控制下按位读出。使用一台高采样率的通用型数采设备同时采集触发信号、片选信号/CS、8个AD时钟信号SCLK，通过对比片选信号/CS使能后的第一个时钟信号的相位差，就可以判断出8片AD之间的同步采集时间精度。
图8 同步采集验证方案
4.2 验证结果
系统设计时，要求同步采集时间小于1 μs，因此选用的数据采集设备的采样率为10 MHz，采样周期为0.1 μs，系统验证现场图如图9所示。经过多次测试验证，片选信号/CS使能后，8个AD7656时钟的第一个时钟相位差全部控制在0.3 μs～0.5 μs，这样就保证了8片AD7656在一个数据读取周期内的时间同步误差是0.3 μs～0.5 μs，满足系统设计要求1 μs的要求。
图9 系统验证现场图
针对结构体高速运动多路振动传感器信号同步采集的需求，提出了一种基于多片AD7656+FPGA的48路振动传感器高精度同步采集方法。设计了ICP型振动传感器的恒流源电路及低通滤波电路，可根据需求将滤波截至频率控制在3 kHz；
8片AD7656共用一套控制信号，可保证8片AD7656之间数据采集的同步性；
数据组帧打包时，将同一个采集周期的48路传感器数据按顺序依次写入FPGA上的双口RAM中，一个采集周期一个数据包，保证了一个数据包的数据是同时刻采样的数据。同时设计实验验证了多路同步采集的时间精度小于1 μs。