集成电子技术基础教程课后习题,二篇,4章2

题2.4.18 试用负边沿JK触发器和“与-或-非”门构成一个四位数码并行寄存和一个四位数码串行输入右移移位寄存器。 1J C1 1K 组合 逻辑电路 1J C1 1K 组合 逻辑电路 1J C1 1K 组合 逻辑电路 1J C1 1K 组合 逻辑电路 C 解：令C是并行寄存数据和实现右向移位操作的控制端，其用JK触发器构成的框图如图所示：
FF3 FF2 FF1 FF0 令C=1并行存数，C=0时为右移串入后，得出各组合电路的逻辑函数，现以1J3和1K3函数为例,列出真值表，求出函数式，其它式子也照此类推。

输 入 输 出 C Q2 D3 1J3 1K3 0 0 0 0 1 0 0 1 0 1 0 1 0 1 0 0 1 1 1 0 1 0 0 0 1 1 0 1 1 0 1 1 0 0 1 1 1 1 1 0    D1 DSR 1J Q C1 1K 1 1J Q C1 1K 1 1J Q C1 1K 1 1J Q C1 1K 1 CP C Q3 Q2 Q1 Q0 D3 D2 D0 ≥1 & ≥1 & ≥1 & ≥1 & 由四个函数式画出的电路图如图所示：
题2.4.19 图题2.4.19是一个实现串行加法的电路图，被加数11011及加数10111已分别存入二个五位被加数和加数移位寄存器中。试分析并画出在六个时钟脉冲作用下全加器输出Si端、进位触发器Q端以及和数移位寄存器中左边第一位寄存单元的输出波形(要求时间一一对应)。

图题2.4.19 解：解该题时，注意全加器是一个合逻辑电路，而移位寄存器和触发器是一个时序电路，要注意时序关系。其波形如图：
和数最左一位 进位触发器Q 0 0 0 0 全加和Si 题2.4.20 (1)试分析图题2.4.20(a)、(b)所示计数器的模是多少?采用什么编码进行计数? (2)若计数脉冲频率fCP为700Hz时，从Q2端、Q0端输出时的频率各为多少? 图题2.4.20 解：分析计数器电路有多种方法，列表法：以CP为顺序，依次列出触发器的初态、输入，和次态，可以得出结论。但在异步计数器时，要注意有无CP 脉冲。

写出各触发器的状态方程，依次设定初态，用计算方法求得次态，得出结论。同样注意，状方程有效必须有CP脉冲。

写出各触发器的状态方程后，用填卡诺图的方法，得出结论。下面用写出各触发器状态方程后，依次设定初态计算法为例：
(a) 是一个同步计数器，各触发器激励方程 触发器激励方程代入各自的特性方程求得状态方程：
依次设定初态，计算出次态如下：
初态设定从开始，→001→010→011→100→001 →010， →000，→000 有状态转换图为：
111→000←110 所以电路的模是M＝4，采用余1码进行计数 ↓ 四分频后，最高位的输出频率为 001→010←101 700／4＝175Hz，电路能自启动。

↑ ↓ 100← 011 (b) 电路是一个异步计数器，写出状态方程的方法同上，但每个状态方程后面要带CP 方程，该状态方程才有效。

各级触发器的状态方程为：
依次设定初态后，计算求得结果如下：
111→000→001→010→011 所以电路的模为M＝7，采用421编码进行计数， ↑ 能自启动，最高位的输出频率为 110←101←100← 700／7＝100Hz 题2.4.21 试简述分析同步和异步时序逻辑电路的一般方法。

解：经过上述二个时序逻辑电路的分析可知：
① 写出时序电路中各触发器的驱动方程，特性方程，驱动方程代入特性方程后求得触发器的特性方程，和CP方程（同步时序电路可以不写）；

② 依次设定初始状态，代入状态方程，求得次态，初态一般设为从0000开始；

③ 由求得的状态，画出状态转换图（把所有的状态都画上）；

④ 根据状态转换图，可以画出波形图（时序图）；

⑤ 得出电路的功能结论（计数器的模、进制数、能否自启动或其它结论）；

分析时序电路还可以用其它的方法，本题不一一列出。

题2.4.22 三相步进马达对电脉冲的要求如图题2.4.22所示，要求正转时，三相绕组Y0、Y1、Y2按A、B、C的信号顺序通电，反转时，Y0、Y1、Y2绕组按A 、C、B的信号顺序通电(分别如图中的状态转换图所示)。同时，三相绕组在任何时候都不允许同时通电或断电。试用JK触发器设计一个控制步进马达正反转的三相脉冲分配电路。

图题2.4.22 解：根据已知的波形图，这是一个三相脉冲六个节拍波形，在令X=1正转，X=0反转时，其状态转的图为：
X=1正转时状态图 100→110→010 ↑ ↓ 101←001←011 X=0反转时的状态图 100→101→001 ↑ ↓ 110←010←011 代表三相电脉冲A(Y0),B(Y1),C(Y2)需要三个JK触发器驱动，三相电脉冲ABC用表示后，列出真值表如下：
控制状态与初态 次 态 各JK端状态 0 1 0 0 1 0 1 × 0 0 × 1 × 0 1 0 1 0 0 1 × 1 0 × × 0 0 0 0 1 0 1 1 0 × 1 × × 0 0 0 1 1 0 1 0 0 × × 0 × 1 0 0 1 0 1 1 0 1 × × 0 0 × 0 1 1 0 1 0 0 × 0 × 1 0 × 1 1 0 0 1 1 0 × 0 1 × 0 × 1 1 1 0 0 1 0 × 1 × 0 0 × 1 0 1 0 0 1 1 0 × × 0 1 × 1 0 1 1 0 0 1 0 × × 1 × 0 1 0 0 1 1 0 1 1 × 0 × × 0 1 1 0 1 1 0 0 × 0 0 × × 1 用卡诺图化简后得：
 同理： 同理： 当三相线圈不允许同时为0，或为1时，用、进行处理。则当出现000或111时，利用,置成100状态。 所以 电路如图所示：
X 1J Q C1 1K 1 1J Q C1 1K 1 1J Q C1 1K 1 CP QA QB QC ≥1 & ≥1 & ≥1 & 图中不允许出现的状态置成100部分电路图没有画出来。

用D触发器时，三个驱动方程为： 不允许出现000和111状态用置“0”置“1”处理，即： 题2.4.23 TTL电路组成的同步时序电路如图题2.4.23所示。 1试分析图中虚线框内电路，画出Q1、Q2、Q3波形，并说明虚线框内电路的逻辑功能。

2若把电路中的Z输出和各触发器的置零端连接在一起，试说明当X1X2X3 为110时，整个电路的逻辑功能是什么？ 图题2.4.23 解：
1.每级触发器的状态方程 经分析后，其状态转换图为：000→001→010→011→100 ↑ ↓ 电路是一个同步五进制可以自启动的加法计数器。（未画出无效态） 2. ,当时， ,当出现011状态时，使计数器的状态清0，故此种情况下，整个电路功能为一个三进制加法计数器。 题2.4.24 中规模集成计数器74LS193功能表和引脚图分别如题表2.4.24和图题2.4.24所示，其中和分别为进位和错位输出。 1请画出进行加法计数实验时的实际连接电路。

2试通过外部电路的适当连接，将74LS193连接成8421编码的十进制减法计数器。

题表2.4.24 74LS193功能表 输 入 输 出 1 × × × × × × × 0 0 0 0 0 0 × × 0 1 ↑ 1 × × × × 四位二进制加法计数 0 1 1 ↑ × × × × 四位二进制减法计数 图题2.4.24 解：1.电路是一个双时钟触发的可逆计数器，要实现加法计数时，应按功能表的第三行要求连接，其连接电路如图：
“1” “1” 四位二进制加法计数连接图 CP 2. 连接成8421码十进制减法的方法有多种，可用反馈清“0”实现，也可用置数法实现，本例用置数法实现。

十进制减法的状态转换图为：
0000→1001→1000→0111→0110 ↑ ↓ 0001←0010←0011←0100←0101 当计数器在初始0000时，来一个减计数脉冲后，先变成1111，然后利用1111把计数器置成1001，然后再作减1计数。所以，， 或;连接后的电路图为：
题2.4.25 电路如图题2.4.25所示。

1.令触发器的初始状态为Q3Q2Q1=001，请指出计数器的模，并画出状态转换图和电路工作的时序图。

2.若在使用过程中F2损坏，欲想用一个负边沿D触发器代替，问电路应作如何修改，才能实现原电路的功能。画出修改后的电路图。(可只画修改部分的电路) 图题2.4.25 解：
1． 写出各级触发器的状态方程如下： 依次设定初态，代入状态方程计算后得到状态转换图为()： 100 ↓ 其状态转换图为：
001→010→101→110→011←111←000 Q1 A Q2 Q3 时序图为：
计数器的模为5。

2．用D触发器时，为保持功能相同，则F2的现次态状态转换应不变，从而得到D2端的 输入状态要求，求出D2的驱动方程 D2 0 0 0 1 1 1 1 由卡诺图化简后得：
0 0 1 0 1 0 1 0 1 0 1 0 1 0 0 1 1 0 0 1 0 1 0 0 0 1 1 1 1 0 1 1 1 0 1 1 1 0 0 1 1 1 1 1 1 0 1 1 1 1D C1 F2 & CP 修改后的电路如下：
题2.4.26 中规模同步四位二进制计数器(74LS161)的功能表和引脚图分别如表题2.4.26和图题 2.4.26(a)所示；
 1.请用置零法设计一个七进制加法计数器，其状态转换要求如图题2.4.26(b)所示。 2.试用一片74LS161及图题2.4.26(c)电路设计成一个能自动完成加、减循环计数的计数 器。即能从000加到111，再从111减到000循环。

题表2.4.26 74LS161功能表 × 0 × × × × × × × 0 0 0 0 ↑ 1 0 × × × 1 1 0 × × × × × 保 持 × 1 1 × 0 × × × × ↑ 1 1 0 1 × × × × 计 数 图题2.4.26 解：
1．电路是异步清除，所以，当计数器计至0111时，应使=0，计数器清“0”，然后重新开始计数。所以电路图为：
2． 由于74LS161只能作加法计数，要实现000→111→000加法/减循环计数时，其输出只能取自图2.4．26(c)电路，计数器输出再经图2.4．26(c)电路作变换后输出，变换电路真值表如下：
从该表可知，如把Q3作控制，当Q3=0时， 即二者一样；

当Q3=1时， 又因74LS161为同步置数，所以只要利用Q3Q2Q1Q0 =0111状态，在第8个CP后，将计数器置成1001，而跳开1000，然而送图2.4．26(c)变换即可，电路如图所示 74LS161输出 加减计数输出 Q3 Q2 Q1 Q0 Q31 Q21 Q11 Q01 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 1 0 0 1 0 0 0 1 0 0 0 1 1 0 0 1 1 0 1 0 0 0 1 0 0 0 1 0 1 0 1 0 1 0 1 LD T P Q3 Q2 Q1 Q0 74LS161 D3 D2 D1 D0 cr CP & 1 =1 =1 =1 Q21 Q11 Q01 0 1 1 0 0 1 1 0 0 1 1 1 0 1 1 1 1 0 0 1 0 1 1 0 1 0 1 0 0 1 0 1 1 0 1 1 0 1 0 0 1 1 0 0 0 0 1 1 1 1 0 1 0 0 1 0 1 1 1 0 0 0 0 1 1 1 1 1 0 0 0 0 题2.4.27 请总结设计时序逻辑电路的一般过程或步骤。

① 分析题意，确定所需的状态数和触发器个数；

② 根据题意，画出原始状态转换图；

③ 进行状态化简，（合并状态，二个以上状态在输入相同，输出也相同时而转向的次态也相同时，称为二个状态等价，可以合并成为一个状态），状态数越少电路一般越简；

④ 状态分配（也称状态编码）；

⑤ 画现次态状态转换和该转换对各触发器激励端的状态要求、输出表；

⑥ 求出各触发器激励端和输出的函数（通常用卡诺图求，并且把不出现的变量组合都当作约束项处理；

⑦ 根据所求的逻辑函数，画出完整的电路图；

⑧ 校验能否自启动，不能时要重新设计；

题2.4.28 参考教材图2.4.44和图2.4.45，试分析GAL16V8器件最大可实现模为几的二进制计数器?为什么? 解：
模256。

题2.4.29 参考教材图2.4.44和图2.4.45，试分析GAL16V8器件最多可 实现几个逻辑变量输入的逻辑函数?最多可实现几个输出? 解：
最多16个输入，8个输出。

题2.4.30 (上机题)设计一个可变模数减法计数器，要求当S1S0=00时， 模为4；
S1S0=01时，模为7；
S1S0=10时，模为10；
S1S0=11时，模为16。要求 ：
(1)在Lattice公司的ISP Synario开发软件环境下，用ABEL-HDL语言描述该电路的逻辑功能 ；

(2)给出各输出逻辑函数的最简“与或”表达式；

(3)给出逻辑功能的仿真波形。

解：